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ムーアの法則の鈍化により、チップ微細化のコストが急上昇するなか、業界はシステム・イン・パッケージ（SiP）や3D ICのチップ積層など、パッケージング層で演算性能と機能密度を高める手法を採用し始めている。複数部品を一体化する先進パッケージングは、半導体性能の成長を維持する重要な道筋となっている。
従来のパッケージングはチップの保護・信号取り出し・放熱に重点を置くが、先進パッケージングはさらに踏み込み、ダイ間の高密度統合と高性能相互接続を実現する。先進パッケージングにはマルチチップモジュール、3D IC、2.5D IC、異種統合、ファンアウトウエハレベルパッケージ（Fan-out WLP）、システム・イン・パッケージ（SiP）、CoWoSなどが含まれ、プロセッサとメモリを単一パッケージ内に統合して相互接続距離を短縮する。
AI演算を支えるハイエンドサーバー需要を背景に、先進パッケージングのCAGRは7〜8％（従来パッケージの2〜3％を上回る）と予測されており、今後も半導体開発の主軸となる見通しである。
Schematics of 2.5D package（2.5Dパッケージ概略）
(a) chip-on-waferの上面、(b) chip-on-TSI-on-substrate
CoCファースト組立：(a) リフロー前、(b) リフロー後（Courtesy of Institute of Microelectronics）
Ref：シリコン貫通インターポーザ上の異種2.5D統合
