AIパッケージング材料の技術トレンド

AI演算需要の高まりに伴い、チップ設計はより高帯域・低レイテンシ・高集積化へと進み、パッケージング技術はAIハードウェア性能を左右する重要な要素となっています。なかでもダイ間接続技術—再配線層（RDL）、ハイブリッドボンディング、シリコン貫通電極（TSV）—は信号伝送効率と密度を向上させるだけでなく、ハイパフォーマンスコンピューティングにおけるマルチダイ構成を支えます。同時にICサブストレート材料も進化し、コア材料・導電材料・誘電材料の特性を最適化することで高周波・高速伝送と微細配線加工に対応しています。総じてAI駆動のパッケージング技術は高密度相互接続・低損失材料・高信頼性へと進み、計算プラットフォーム性能向上の重要なドライバーとなっています。

水平接続：再配線層

AIの高性能演算需要の拡大により、チップ間データ伝送が急増し、ダイ間の水平信号接続の重要性が一段と高まっています。先進パッケージングの鍵となる構造が水平接続であり、RDLが高密度信号経路と異種統合の中核を担います。RDLは金属導体・絶縁誘電体・保護コーティングで構成されます。配線するサブストレートの違いにより、RDLインターポーザ（RDL Interposer）とシリコンインターポーザ（Silicon Interposer）が形成され、両者の比較を表1に示します。

表1　RDLインターポーザとシリコンインターポーザの比較

1. RDLインターポーザ

RDLインターポーザは従来のシリコン基板を多層RDLのスタックで置き換える設計で、シリコンではなく有機誘電体層により配線構造を支えます。これによりシリコンインターポーザに迫る高密度相互接続を実現し、マルチチップ統合に対応しつつコストを抑えられます。誘電体層はリソグラフィ性とプロセス効率を重視し、塗布後に直接露光・現像できる感光性ポリイミド（PSPI）を採用することで、追加のレジスト・エッチング工程を省略し、工程短縮と微細化に寄与します。

2. シリコンインターポーザ

シリコンインターポーザはシリコンウエハ上にTSVとRDLを形成し、局所領域でチップ間高速相互接続を実現します。シリコンインターポーザのRDLは有機RDLと異なり、無機誘電体（最も一般的にはSiO2）を用い、低リーク・高信頼性・良好な熱安定性を備えます。

垂直接続

2. シリコン貫通電極（TSV）

TSVは主に3DパッケージのTSVと2.5DインターポーザのTSVに分かれ、いずれもシリコン貫通電極ですが、設計目的・寸法・密度・用途が大きく異なります。3D TSVは複数チップの垂直積層（メモリスタックやロジック＋メモリの直接積層など）に用いられ、サイズは小さく密度が高く、層間の垂直信号と電源供給を担い、短距離・高速・低遅延を重視します。一方シリコンインターポーザ上のTSVはチップからインターポーザ内部まで垂直に信号を通し、その後RDLが水平方向に経路を分配して別のチップや外部接続点へつなぎます。インターポーザTSVはサイズが比較的大きく密度は低く、この構造は2.5Dパッケージに分類されます。表2に2.5Dと3DそれぞれにおけるTSVの比較を示します。

表2　2.5Dと3DにおけるTSVの比較

★本稿は『工業材料雑誌』第466号からの抜粋です。詳細は添付ファイルをご参照ください。